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职位详情

• 北京
• 5-10年
• 硕士

• Vivado
• Verilog
• MATLAB

工作地可在长沙也可在北京 岗位职责： 1、 确定所负责子系统的功能规范和接口规范； 2、 根据子系统的功能规范，将子系统划分成若干模块，设计模块间的接口协议，指导其他工程师完成各模块的功能规范； 3、 制订子系统项目开发计划，协调开发进度，保证设计质量； 4、 完成子系统级逻辑设计和物理设计约束（SDC）,指导其他工程师完成各子模块的逻辑设计； 5、 组织子系统级的代码检查； 6、 组织子系统级设计优化，根据评估的结果，对子系统的性能、时序、功耗进行优化； 7、 掌握子系统的核心技术，解决子系统级的关键难题，指导和培养工程师和助理工程师； 8、 组织子系统的文档编写和维护，包boss括概要设计说明书、详细设计说明书、逻辑设计说明书、代码检查报告等； 9、 与验证团队紧密沟通，参与制订验证计划，参与子系统功能点提取，配合验证平台搭建； 10、 完成直接主管分配的其他工作； 任职条件： 专业：计算机科学与技术、微电子、集成电路、电子科学与技术及相关专业； 教育水平：1、研究生及以上 相关经验： 1BOSS直聘、 五年以上相关工作经验 2、 独立负责过子系统设计的设计开发和管理 3、 独立负责过ASIC芯片中某部件的开发和管理 外语要求：六级或同等水平； 知识技能： 1、 具直聘有扎实的数字电路设计、低功耗设计、性能优化等专业知识 2、 深入理解计算机体系结构，熟悉RISC-V体系结构 3、 掌握CPU核内部子系统的微架构设计能力，精通各种流控机制、握手协议、低功耗设计技术 4、 精通verilog等数字电路硬件描述设计语言 5、 熟练使用前端设计相关EDA工具，如vcs, ies, 代码检查工具等 6、 熟练linux使用、shell脚本编程 7、 掌握一种脚本语言，如python, tcl, perl等 8、 掌握数字电路前端设计流程 9、 熟悉svn, git等版本管理工具的使用 10、 熟悉物理设计直聘基本流程，熟悉设计约束、时序分析、功耗分析等 具备良好的沟通和团队合作能力、具有很强的自我学习能力