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职位详情

• 南京
• 1-3年
• 本科

• 高速总线协议
• Verilog/System Verilog
• 有数字前端设计师经验
• 1-3年数字前端设计经验
• ASIC
• FPGA
• ARM
• LTE、NR
• 模块PPA优化
• verilog RTL
• PDCCH、PDSCH、PBCH、
• PRACH、PUCCH、PUSCH;

1、完成模块从算法/协议的实现 2、完成模块的RTL实boss现以及相关验证自测工作 3、完成模块的PPA（Performance、Power、Area）优化； 4、参与模块的FPGA验证以及芯片调试。 任职要求: 1、电子/信息相关专业，硕士及以上学里，3年及以上工作经历； 2、熟悉verilog RTL描述语言；C/C++语言； 3、熟悉数字电路设计和kanzhun验证方法学； 4、精通或熟悉以下boss一个kanzhun或多kanzhun个信道处理：PDCCH、PDSCH、PBCH、PRACH、PUCCH、PUSCH; 5、熟悉LTE、NR相关协议； 6、正直诚信、有责任心、有团队合作精神。