职位&公司对比
职位详情
- 深圳
- 3-5年
- 硕士
- 有数字前端设计师经验
- 3-5年数字前端设计经验
- FPGA
- ASIC
- SoC
- 数模混合芯片
- 高速接口
- ARM
- x86
- 高速总线协议
- 数字后端设计
- 成功流片经验
- 量产经验
- Verilog/System Verilog
- 数字IC设计
1. 参与产品定义,以及产品可行性评估,必要来自BOSS直聘时BOSS直聘访问客户以确保产品定义的准确性。 2. 负责数字模块的设计与仿真验证,boss系统整合,FPGA综合; 3. 负责时序约束文件和CTS Spec。负责STA和Corner结果分析debug 4. 负boss责制定测试方案,协助测试工程师完成芯片测试工作; 5. 负责攥写设计及测试文档。 岗位要求: 1、硕士3年左右相关经验; 2、有扎实的数字电路基础知识,具备一定的结构,算法设计能力,熟悉数字电路IC设计流程; 3、熟悉Verilog设计及仿真综合等EDA工具,熟悉Perl,Shell,Tcl脚本; 4、参与数字模块或SoC芯片设计开发,有实际流片者优先,具备mcu设计经验者优先。
职位详情
- 深圳
- 3-5年
- 硕士
- 有数字前端设计师经验
- 1-3年数字前端设计经验
- CPU
- RISC-V
- Verilog/System Verilog
- 成功流片经验
岗位职责: 1、参与IC设计项目的Spec定义,SoC模块的设计; 2、承担CPU子系统RTL设计任务,编写相关设计文档,PPA的评估和优化; 3、与验证、后端团队密切合作,确保所负责模块满足Tape Out需求; 4、根据直聘需要开展技术培训或关键技术目标或紧急任务的讨论和攻关; 任职要求 1、硕士及以上学历,3年及以上SoC芯片CPU子系统集成经验; 2、熟悉数字IC设计流程及相关EDA工具; 3、扎实的数字芯片设计基础,熟练掌握Verilog; 4、具备以下能力优先: a. 熟悉计算机体系结构,具有RISC-V/ARM处理器集成经验,熟悉C/C++或汇编语言; b. SoC集成,总boss线架构设计,性能/带宽仿真经验; c. 时钟复位CRG单元设计 d. 具有良好的沟通能力、协调能力以及团队合作意识
技能解析
- 测试方案
- 设计经验
- 可行性评估
- 数字电路
- 设计能力
- FPGA
- 测试工作
- 算法设计
- 设计开发
- 设计流程
- EDA工具
数据来自CSL职业科学研究室
技能解析
- 设计文档
- 合作意识
- 密切合作
- 具有良好的沟
- 汇编语言
- 关键技术
- 架构设计
- 团队合作
- 协调能力
- C/C++
- 单元设计
- 沟通能力
- 团队合作意识
- 好的沟通
- 设计流程
- EDA工具
数据来自CSL职业科学研究室
工作时间
工作时间
公司福利
- 零食下午茶
- 节日福利
- 餐补
- 员工旅游
- 带薪年假
- 股票期权
- 年终奖
- 定期体检
- 补充医疗保险
- 五险一金
公司福利
- 生日福利
- 节日福利
- 团建聚餐
- 零食下午茶
- 带薪年假
- 股票期权
- 年终奖
- 定期体检
- 五险一金