职位描述: 负责RTL/Netlist验收和质量检查(LINT,CDC,RDC,Formal等);负责时序约束文件(SDC)的制定以及timing signoff;3、负责ASIC后端设计实现包括:synthesis/Floorplan / Placement / CTS / Routing / STA/Physical Verification; 4、负责功耗分析、电源完整性分析; 5、参与Perl/TCL/Shell后端设计脚本开发以及公司数字中后端设计流程的维护和完善; 6、与工艺厂及IP厂家沟通,负责设计前的准备工作及流片前数据确认.任职要求:电子科学与技术,微电子,集成电路工程类等相关专业本科及以上学历;熟练掌握 LINT/CDC/RDC/Formal/Synthesis/STA等中端设计流程;熟练使用Synopsys 或Cadence相关EDA 工具软件,如 nlint/spyglass/DC/PT/Formality 等4、了解Place & Route、功耗分析、形式验证等整个数字IC后端设计流程者优先; 5、拥有低功耗设计的经验,EM-IR drop分析,根据power分析修正设计,熟悉UPF/CPF优先; 6、熟练使用Tcl,Perl,Python等脚本建立自动化流程者优先;7、了解使用主流的芯片数字设计工具者优先,例如Genus, ICC/ICC2,EDI/INNOVUS,QRC, Calibre, voltus等;8、具备SoC及IP的流片经验者优先; 9、良好的团队合作精神,认真负责的工作态度,有很好的主观能动性和沟通能力